Ciencias Exactas y Ciencias de la Salud
Permanent URI for this collectionhttps://hdl.handle.net/11285/551039
Pertenecen a esta colección Tesis y Trabajos de grado de las Maestrías correspondientes a las Escuelas de Ingeniería y Ciencias así como a Medicina y Ciencias de la Salud.
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- Diseño de una arquitectura computacional específica para la compresión de señales electroencefalográficas(Instituto Tecnológico y de Estudios Superiores de Monterrey, 2010-12-01) Santoyo Rincón, Rolando; Santoyo Rincón, Rolando; 103412; Ávila Ortega, Alfonso; ItesmEl monitoreo de señales Electroencefalográficas, necesario para hacer análisis y diagnóstico de trastornos cerebrales tales como la epilepsia, presenta algunas limitantes para el paciente. Entre estas limitantes se encuentra el hecho de que este monitoreo se realiza por periodos de más de 24 horas, ocasionando que los costos de hospitalización se incrementen. También, el espacio en memoria para el almacenamiento de la información generada de monitoreo es demasiado grande. A lo anterior se debe agregar que el tener que portar un conjunto de electrodos y tener que permanecer atado al dispositivo de monitoreo, ocasiona al paciente incomodidad no pudiendo realizar sus actividades diarias. En el desarrollo de esta tesis, se hablará de un sistema de adquisición y procesamiento de señales cerebrales propuesto por el Grupo de Investigación de Microsistemas del Tecnológico de Monterrey. Este sistema involucra el monitoreo ambulatorio y transmisión inalámbrica de señales Electroencefalográficas. El sistema se basa en un arreglo de micro electrodos conectados a un sistema de procesamiento de señal y a un transmisor inalámbrico. El sistema se encuentra en la etapa de diseño y el trabajo de esta tesis involucrará el diseño de una arquitectura computacional específica para la compresión de las señales adquiridas. Esta compresión permitirá transmitir la información de manera, más eficiente, así como un mayor tiempo de monitoreo, y también almacenará más información. El método de compresión propuesto, consiste en un algoritmo denominado compresión por Transformada Coseno Discreto (DCT). Con este método se obtiene una buena aproximación de la señal original, obteniendo hasta un 66% de compresión. Este algoritmo también permite remover automáticamente gran parte del ruido de alta frecuencia inducido sobre la señal EEG. Para la implementación de la DCT se empleó un algoritmo basado en un filtro recursivo. Para poder emplear esta técnica es necesario hacer procesamiento previo de la señal de entrada, en base a un algoritmo propuesto en este esfuerzo. Al diseñar la arquitectura computacional específica para ejecutar el algoritmo de compresión propuesto, se siguieron técnicas de Codiseño para integrar en un mismo diseño módulos de software y módulos de hardware. Para esto se propusieron varios diseños, los cuales fueron evaluados considerando parámetros tales como velocidad, área ocupada y consumo de potencia. Entre los diseños que se analizaron se incluyen módulos de hardware tales como multiplicadores de nÚmeros de 16 bits y varios módulos que calculan la DCT en tan solo 34 ciclos de reloj. Estos módulos se interconectaron a módulos de software tales como un procesador DLX y módulos de memoria, obteniendo una arquitectura con un consumo de potencia estimado inferior a 30 mW
- A reconfigurable computing architecture based on cellular automata(Instituto Tecnológico y de Estudios Superiores de Monterrey, 2010-12-01) Cruz Guzmán, Ios Alberto; Cruz Guzman, Ios Alberto; 179319; Ávila Ortega, Alfonso; Garza Salazar, David Alejandro; Valenzuela Rendón, Manuel; Itesm; Garza Salazar, David AlejandroThis thesis proposes a reconfigurable computer architecture based on cellular autómata capable of improving computing performance by exploiting the massive parallelism from its individual's interaction. Studies, in the last 15 years, proved that the complexity of the synthesis tools needed to exploit this parallelism increased as the architecture granularity was finer. An architecture based on cellular autómata represents the finest granularity. Studies have proved that cellular autómata granularity can be handle or programmed using genetic algorithms. It is time for a viable reconfigurable computing architecture based on cellular computing to be proposed. The architecture is oriented to exploit nature's parallelism while using the semiconductor technology available nowadays. The philosophy behind is to make the hardware as simple as it may be, and make the software as complex as it is required to be in order to perform valuable computations. An evolutive approach is used to handle the software complexities A road to make this computer architecture feasible is suggested. The first steps towards the implementation of useful cellular automaton computer architecture were explored, including the physical media selection, topology defmition, basic programming tools development, and search for a cell's rule computationally efficient and universal. Examples on how this architecture can compute simple Boolcan functions are presented.
- Plataforma para validar el desempeño de la comunicación y sincronización de un sistema con doble núcleo-Edición Única(Instituto Tecnológico y de Estudios Superiores de Monterrey, 2009-12-01) Cavazos Rodríguez, Omar Alejandro; Ávila Ortega, Alfonso; Dieck Assad, Graciano; Ramírez Chapa, Sergio; Tecnológico de Monterrey, Campus MonterreyCon el incremento en la complejidad de los dispositivos móviles, los procesadores necesitan de más poder de procesamiento para poder seguir a la par con la demanda de las aplicaciones multimedia . Gracias a las ventajas de utilizar un esquema de procesamiento en paralelo, al utilizar un dispositivo multiprocesamiento es posible aumentar el poder de procesamiento y así obtener un mejor desempeño. En este trabajo se desarrollaron esquemas y procedimientos para determinar el desempeño de dichos dispositivos, así como también se logró la implementación de un sistema multinúcleo utilizando dos núcleos ARM y un esquema de intercomunicación basado en el uso de buzones, implementado en una memoria compartida . En las pruebas de desempeño realizadas en este trabajo, se observa un desempeño similar entre el núcleo de propósito general usado en la OMAP (ARM926 ) y la implementación en software de dicho núcleo, lo cual nos permite validar los resultados obtenidos en Seamless para su comparación con la tarjeta de desarrollo. Con el esquema multinúcleo propuesto se logró una mejora de un 21 % con respecto a una implementación que utiliza un solo núcleo. Es posible mejorar el desempeño de esta implementación al optimizar la intercomunicación entre los núcleos y su uso por medio de un BIOS controlado por un sistema operativo.
- Codiseño de hardware y software para reducción del consumo de energía para el protocolo GSM Half-Rate(Instituto Tecnológico y de Estudios Superiores de Monterrey, 2009-12-01) Quezada Rojas, Marco Antonio; Ávila Ortega, Alfonso; Acevedo Mascarúa, Joaquín; Rodríguez Cruz, José Ramón; Molina Hernández, Luis R.; Programa de graduados de la División de Tecnologías de Información y Electrónica; Campus MonterreyDentro del ámbito de la telefonía celular la vida útil de la batería se ve disminuida significativamente cuando esta se somete al proceso de recarga de una forma muy frecuente. Ciertos usuarios realizan un intensivo uso del celular al efectuar demasiadas llamadas durante la jornada o bien llamadas de un largo periodo de tiempo lo cual con lleva a tener que recargar el teléfono diariamente e incluso con mayor frecuencia al día. En el presente trabajo se pretende dar una solución a usuarios que utilicen equipos celulares GSM y se encuentren en la situación anteriormente descrita. Utilizando la metodología de Codiseño de Hardware y Software se pretende diseñar una arquitectura que disminuya el consumo de energía enfocado al proceso de llamada y recepción.
- Profiling and Analysis of Irregular Memory Accesses of Memory-Intensive Embedded Programs-Edición Única(Instituto Tecnológico y de Estudios Superiores de Monterrey, 2009-05-01) González Lugo, Juan Alberto; Ávila Ortega, Alfonso; Martínez Chapa, Sergio Omar; Dieck Assad, Graciano; Tecnológico de Monterrey, Campus Monterrey; Acevedo Mascarúa, JoaquínAs memory transactions have become a significant contributor to increment the amount of power consumption and the reduction of system performance, this work presents a methodology to select fragments of program code to map the most used memory locations to a small, fast and energy efficient memory (SPM scratch pad memory). This methodology achieves a performance improvement, a reduction of energy consumption and overcomes the memory wall problem. The work is a part of the project “Design Space Exploration of Memory-Intensive Embedded Systems”, which has led us to the need of building a framework to perform a study of how the memory behavior impacts in the memory hierarchy efficiency in terms of power consumption. The methodology proposes the method to map to a SPM to validate this framework. The method is divided into two stages: the trace generation and the pos-simulation study. From each study, important information about the program behavior is gathered to calculate, to identify and to allocate the hot spots of memory accessing. In both stages this information was used to propose a better memory allocation that increases performance and reduces the traffic of the chip. To validate the results, the same methodology was implemented for several scientific codes in different configurations. The results show that SPM configuration reduces the power consumption up to by 65% with an average reducuction of 55% compared to the 45% obtained from the cache configuration
- A VHDL-AMS Transistor Level Model of a UHF RFID Tag for System Simulation -Edición Única(Instituto Tecnológico y de Estudios Superiores de Monterrey, 2009-05-01) Rios Gastelum, Miguel ángel; Ávila Ortega, Alfonso; Martínez Chapa, Sergio Omar; Dieck Assad, Graciano; Tecnológico de Monterrey, Campus Monterrey; Acevedo Mascarúa, JoaquínThe fabrication processes of Radio Frequency Identification Systems implies a large and an expensive development effort as well as very long testing periods. System modeling and cosimulation is an important approach for reduce the time to place a product into the market. This thesis presents a transistor level model of a UHF RFID tag, implemented with VHDL-AMS, for both (l)early detection of mixed signal design problems and (2)transistor level estimation of the power consumption in analog and digital subsystems. The transistor model used in the RFID tag model was implemented in VHDL-AMS and it was modeled according the characteristics of a long channel transistor. The power consumption was estimated using analog and digital components. Analog power consumption was calculated from the electric parameters of the transistor model, and digital power consumption from the switching at the output of the gates in the tag model. The functional simulation of the tag was 100% compatible with the implemented communication protocol, and the power consumption had a maximum improvement of 27.15% compared with similar research and development efforts.
- Implementación de un autómata celular utilizando un dispositivo FPGA(Instituto Tecnológico y de Estudios Superiores de Monterrey, 2007-12-01) Rodríguez López, Salvador; RODRIGUEZ LOPEZ, SALVADOR; 179365; Ávila Ortega, Alfonso; Hinojosa Flores, Patricia M.; Molina Hernández, Luis Raúl; Tecnológico de Monterrey, Campus Monterrey; Dieck Assad, GracianoEn el presente se presenta un panorama para definir al autómata celular como un mecanismo de cómputo alterno a los sistemas tradicionales, y se aborda a los algoritmos genéticos como un tema relacionado para ejemplificar un caso de sistema de cómputo alterno. Se definen los conceptos que se toman como base de partida para representar las características que definen el modelo del autómata celular a implementar en el presente proyecto. Se presenta un marco teórico del autómata celular y un marco teórico para su modelación en VHDL y su implementación en el FPGA.
- Diseño de un Procesador Semitipificado Basado en FPGA para Decodificación de HMM-Edición Única(Instituto Tecnológico y de Estudios Superiores de Monterrey, 2007-05-01) Jorge Arturo Alvarado Sánchez; Ávila Ortega, Alfonso; Rodríguez Cruz, José Ramón; ITESM-Campus Monterrey; Dieck Assad, GracianoSe presenta el diseño de un procesador semitipificado basado en FPGA para el algoritmo de Viterbi. Se hace uso de una librería que se encarga de convertir un número en puntoflotante en uno con base logarítmica, explotando así las propiedades de esta transformación. El procesador está diseñado para hacer las operaciones a un modelo oculto de Markov de tres estados y ofrece una ganancia en velocidad (speedup) al realizar dichas operaciones en comparación con un procesador MIPS. Para comprobar que las señales del procesador eran correctas se hizo uso de un analizador en hardware.
- Diseño e Implementación en Hardware de un Filtro de Gabor para el Mejoramiento de Imágenes de Huellas Digitales-Edición Única(Instituto Tecnológico y de Estudios Superiores de Monterrey, 2006-05-01) Cuenca Martínez, Rodrigo; Ávila Ortega, Alfonso; Martínez Chapa, Sergio Omar; Molina Hernández, Luis Raúl; ITESM-Campus Monterrey; Garza Salazar, David A.El reconocimiento de huellas digitales requiere del procesamiento de la imagen para la eliminación de ruido. Este procesamiento requiere de alta demanda computacional, debido al uso de banco de filtros lo que impide la utilización de filtrado en el dominio de la frecuencia. Esta demanda computacional nos lleva a largos tiempos de ejecución y alto consumo de potencia, lo que impide su implementación en dispositivos portátiles. Una alternativa para solucionar este problema es la utilización de un coprocesador en hardware y de esta manera reducir el tiempo de ejecución del programa y a la vez reducir la potencia consumida por el dispositivo. En esta tesis se presenta el estudio realizado y los resultados obtenidos. El filtrado de la imagen se realiza mediante banco de filtros de Gabor. Se realizó una versión de este filtro en software y una versión en hardware. Ambas versiones fueron implementadas en la tarjeta de desarrollo XUPV2P de Xilinx, que cuenta con un FPGA Virtex-II Pro y dos procesadores Power PC integrados. Los resultados obtenidos fueron comprobados con Matlab y demuestran que la implementación en hardware, produce una aceleración en el tiempo de ejecución de 60. Se obtubieron las estimaciones del consumo de potencia mediante XPower de Xilinx, y se comprobó que la potencia consumida disminuye en más del 60% al implementarse en harware.
- Codiseño de una Arquitectura para Entrenamiento de Redes Neuronales Usando Retropropagación -Edición Única(Instituto Tecnológico y de Estudios Superiores de Monterrey, 2005-12-01) Misael López Cruz; Ávila Ortega, Alfonso; Martínez Chapa, Sergio Omar; Dieck Assad, Graciano; ITESM-Campus Monterrey; Garza Salazar, David Alejandro