Diseño de un Procesador Semitipificado Basado en FPGA para Decodificación de HMM-Edición Única
| dc.contributor.advisor | Ávila Ortega, Alfonso | |
| dc.contributor.committeemember | Rodríguez Cruz, José Ramón | |
| dc.contributor.department | ITESM-Campus Monterrey | en |
| dc.contributor.mentor | Dieck Assad, Graciano | |
| dc.creator | Jorge Arturo Alvarado Sánchez | |
| dc.date.accessioned | 2015-08-17T09:42:51Z | en |
| dc.date.available | 2015-08-17T09:42:51Z | en |
| dc.date.issued | 2007-05-01 | |
| dc.description.abstract | Se presenta el diseño de un procesador semitipificado basado en FPGA para el algoritmo de Viterbi. Se hace uso de una librería que se encarga de convertir un número en puntoflotante en uno con base logarítmica, explotando así las propiedades de esta transformación. El procesador está diseñado para hacer las operaciones a un modelo oculto de Markov de tres estados y ofrece una ganancia en velocidad (speedup) al realizar dichas operaciones en comparación con un procesador MIPS. Para comprobar que las señales del procesador eran correctas se hizo uso de un analizador en hardware. | |
| dc.identificator | Campo||7||33||3304||120308 | |
| dc.identifier.uri | http://hdl.handle.net/11285/567685 | en |
| dc.language | spa | |
| dc.publisher | Instituto Tecnológico y de Estudios Superiores de Monterrey | |
| dc.rights | info:eu-repo/semantics/openAccess | |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-nd/4.0 | * |
| dc.subject.classification | Area::INGENIERÍA Y TECNOLOGÍA::CIENCIAS TECNOLÓGICAS::TECNOLOGÍA DE LOS ORDENADORES::CÓDIGO Y SISTEMAS DE CODIFICACIÓN | es_MX |
| dc.title | Diseño de un Procesador Semitipificado Basado en FPGA para Decodificación de HMM-Edición Única | en |
| dc.type | Tesis de maestría | |
| refterms.dateFOA | 2018-03-19T21:53:55Z | |
| refterms.dateFOA | 2018-03-19T21:53:55Z |
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